华为 τ 缩放定律导读：用「时间」改写「几何」的后摩尔叙事

本文是针对公开报道的导读与研究笔记，不转载原文。事实性数据以文末「参考与延伸」中的原始出处为准。

一、事件本身

2026 年 5 月 25 日，在上海举行的 IEEE International Symposium on Circuits and Systems（ISCAS 2026）上，华为何庭波做了题为 “New Semiconductor Path in Practice” 的主旨演讲，正式提出 τ（Tau）Scaling Law。

一句话概括它的主张：用「时间常数 τ 的持续压缩」替代「晶体管几何尺寸的持续微缩」，作为半导体与电子系统演进的指导原则。

需要留意的是它的问题设定：演讲把矛头对准摩尔定律的两重困境——物理极限与经济回报递减，并指出真正的行业矛盾是「算力需求暴涨」对不上「单管成本红利消失」。

二、四层协同机制

τ 定律不是单点技术，而是一套跨层优化框架。按华为披露的口径，从下往上分四层：

层级	抓手	压缩对象
器件	优化晶体管与互连的电阻、寄生电容	物理层时间常数
电路	LogicFolding（逻辑折叠）架构，打破传统版图物理边界、显著缩短关键路径布线	信号传播的 RC 负载
芯片	软件-架构-硅全栈协同，workload 驱动的细粒度指令/数据流控制	端到端执行时间
系统	UnifiedBus 重定义互连协议，为 SuperPoD 提供统一内存寻址与原生机内存语义	系统通信时延

值得品味的是层次的选取：器件层最难的部分（光刻节点）被有意淡出，权重被挪到电路、芯片、系统这三层「设计与架构可发力」的空间。

三、披露的量化口径

• 过去六年，华为基于 τ 定律思路设计并量产了 381 颗芯片。
• 2026 年秋季发布的麒麟芯片将首发采用 LogicFolding 架构。
• 目标是到 2031 年，其设计的高端芯片晶体管密度达到 14 Å（约 1.4 nm）工艺的等效水平。

「等效」二字是整段表述的关键：它比的是密度结果，而非实现密度所需的制程节点。

四、我的评述：这是一次叙事权的动作

从企业研究视角看，τ 定律的价值主要不在物理，而在度量体系的重新定义。

1. 绕开被卡住的维度。 一旦行业共识停留在「几纳米」，受限厂商永远是落后者。把竞争维度换成「τ」，评估权就从晶圆厂回到了系统厂商手里。
2. 给已有成果一个统一解释。 381 颗芯片、超节点、UnifiedBus、鸿蒙微内核——这些原本分散的产品叙事，被收进同一条定律之下，形成自洽的战略故事。
3. 对外部合作者发出邀请。 演讲结尾强调「没有一家公司能独立找到半导体演进的全部答案」，这是标准的开放生态话术，目的是让定律成为行业公共议题而非企业声明。

短板同样清晰：

• τ 是多层耦合指标，缺少第三方基准（benchmark）与公开测量方法，外界几乎无法横向对比。摩尔定律之所以有力，恰恰因为它可被简单证伪。
• 「等效密度」与「可持续成本」不是一回事。折叠架构、3D 堆叠、Chiplet 都会带来良率与散热代价，一旦单位成本无法闭合，定律的经济学前提就动摇。
• 命名上的「Law」是修辞而非科学承诺——它更像一份内部研发路标的对外表述。

对研究者真正有用的判断方式：不去争论 τ 定律成不成立，而是跟踪它的可证伪代理指标——LogicFolding 首发的实测性能/功耗增益、以及后续每年新品的密度爬升斜率。

五、参考与延伸

• 华为官方新闻稿（英文）：https://www.huawei.com/en/news/2026/5/ieee-iscas-tau-scaling
• 华为「茶思屋」（黄大年茶思屋）科技热点板块：https://www.chaspark.com/
• ISCAS 会议主页（IEEE CASS）：https://ieee-cas.org/